직무 · 삼성전자 / 공정설계
안녕하세요. 조사하다가 읽은 글인데 TCAD로 공정을 바꿀 때나 개선이 필요할 때 공정 시뮬레이션은 돌리지만 그 공정 파라미터들을 실제로 적용되는 것은 아니고 바뀔 때의 경향성을 체크하는 용도로 쓰인다고 하는데 맞나요? 혹은 설계 시 실제 값으로 써서 양산에 적용하나요?
2023.03.12
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안녕하세요 저는 지방사립대 3학년 전자공학과 학부생입니다. 반도체 공정쪽 연구가 하고 싶어졌고 삼전 기준 반도체 공정설계 부서를 준비하고있습니다. 솔직히 학벌과 제 지식 수준으론 힘들다고 생각이 되어 조언을 얻고자 글을 올렸습니다.. 우선 학점은 3.9 (4점 초반 목표) 어학 성적은 토익 800후반 900초반이 목표입니다. 그리고 대외활동은 반도체 공정실습 1회가 전부입니다… 제 목표는 일단 2학기 성적 향상이랑 토익 점수 준비한 뒤 겨울방학때 타대 학부 인턴활동을 하려고 합니다. 자대엔 제가 원하는 분야 연구실은 없더군요.. 그리고 졸업하면 소자 분야 대학원 진학이 목표입니다 제 고민은.. 4학년 땐 뭘해야될지 모르겠습니다. 아마 1학기땐 학점챙기고 2학기때와 방학때 학부 인턴이나 다른 연구 관련활동을 할것같긴합니다 그리고 학부 인턴 지원하기 전 어떤걸 준비할지 고민이고 또 반도체 과목이 적어 따로 공부하려는데 삼전 블로그를 이용하는데 따로 추천하시는 공부 방법이 있나요?
D1x부터 삼성전자가 EUV를 쓴다고 했던 예전 기사를 보았는데요. 그때부터 쓰던게 맞나요? 만약 맞다면, 현재 DRAM은 10nm 이상 선폭인 것으로 알고 있는데요. 7nm 이하 공정에서 사용하는게 EUV 아닌가요? DRAM에 쓸때 언제 사용하나요? 7nm 이상, 심지어 10nm 이상인 선폭인데 EUV를 사용하는건 마치 고성능 데스크톱으로 플래시게임하는 격 아닌가요? 제가 잘 이해가 안되서 여쭤봅니다. EUV는 파운드리에서도 WAFER 밑단에 있는 미세한 소자제작에 사용되고, 나머지는 DUV로 하는 것 아닌가요? 단면도를 보면, 위로 층이 올라갈수록 점점 선폭이 두꺼워지는 그림을 많이 봐서요. 그리고 이렇게 위로 갈수록 두꺼워지는 이유는 뭔가요?
석사 시절동안 GaN 에피 성장과 2D material mask 에 대한 연구를 진행했습니다. 공정 과정중에서는 Deposition 파트를 그 중에서도 CVD 파트에 해당하는 부분입니다. 그래서 사실 8대 공정 이름은 알지만 자세히는 모릅니다.(학부 수준 정도로만 압니다) Deposition 중에서도 CVD 에 대해서만 자세히 압니다. 저는 교대 근무가 아닌 연구직을 하고 싶어서 석사에 지원 했는데 막상 석사 업무를 마치고 나니 제가 연구해 오던 건 공정 설계보다는 공정 기술에 더 맞는 것 같다는 생각이 드네요. 설계는 소자 연구고 기술은 소재를 더 연구한다 나와있는데 제가 해온 연구 자체가 소재 최적화에 가까운 것 같아서요 저 처럼 특정 파트만 잘 알고 전체 공정에 대해서 이해도가 부족한 사람은 반연이 아니더라도 설계 파트에 합격하는건 어려울까요? 반연공기에 석사 비율은 어느정도가 되는지도 궁금합니다.
안녕하세요 저는 지방사립대 3학년 전자공학과 학부생입니다. 반도체 공정쪽 연구가 하고 싶어졌고 삼전 기준 반도체 공정설계 부서를 준비하고있습니다. 솔직히 학벌과 제 지식 수준으론 힘들다고 생각이 되어 조언을 얻고자 글을 올렸습니다.. 우선 학점은 3.9 (4점 초반 목표) 어학 성적은 토익 800후반 900초반이 목표입니다. 그리고 대외활동은 반도체 공정실습 1회가 전부입니다… 제 목표는 일단 2학기 성적 향상이랑 토익 점수 준비한 뒤 겨울방학때 타대 학부 인턴활동을 하려고 합니다. 자대엔 제가 원하는 분야 연구실은 없더군요.. 그리고 졸업하면 소자 분야 대학원 진학이 목표입니다 제 고민은.. 4학년 땐 뭘해야될지 모르겠습니다. 아마 1학기땐 학점챙기고 2학기때와 방학때 학부 인턴이나 다른 연구 관련활동을 할것같긴합니다 그리고 학부 인턴 지원하기 전 어떤걸 준비할지 고민이고 또 반도체 과목이 적어 따로 공부하려는데 삼전 블로그를 이용하는데 따로 추천하시는 공부 방법이 있나요?
D1x부터 삼성전자가 EUV를 쓴다고 했던 예전 기사를 보았는데요. 그때부터 쓰던게 맞나요? 만약 맞다면, 현재 DRAM은 10nm 이상 선폭인 것으로 알고 있는데요. 7nm 이하 공정에서 사용하는게 EUV 아닌가요? DRAM에 쓸때 언제 사용하나요? 7nm 이상, 심지어 10nm 이상인 선폭인데 EUV를 사용하는건 마치 고성능 데스크톱으로 플래시게임하는 격 아닌가요? 제가 잘 이해가 안되서 여쭤봅니다. EUV는 파운드리에서도 WAFER 밑단에 있는 미세한 소자제작에 사용되고, 나머지는 DUV로 하는 것 아닌가요? 단면도를 보면, 위로 층이 올라갈수록 점점 선폭이 두꺼워지는 그림을 많이 봐서요. 그리고 이렇게 위로 갈수록 두꺼워지는 이유는 뭔가요?
석사 시절동안 GaN 에피 성장과 2D material mask 에 대한 연구를 진행했습니다. 공정 과정중에서는 Deposition 파트를 그 중에서도 CVD 파트에 해당하는 부분입니다. 그래서 사실 8대 공정 이름은 알지만 자세히는 모릅니다.(학부 수준 정도로만 압니다) Deposition 중에서도 CVD 에 대해서만 자세히 압니다. 저는 교대 근무가 아닌 연구직을 하고 싶어서 석사에 지원 했는데 막상 석사 업무를 마치고 나니 제가 연구해 오던 건 공정 설계보다는 공정 기술에 더 맞는 것 같다는 생각이 드네요. 설계는 소자 연구고 기술은 소재를 더 연구한다 나와있는데 제가 해온 연구 자체가 소재 최적화에 가까운 것 같아서요 저 처럼 특정 파트만 잘 알고 전체 공정에 대해서 이해도가 부족한 사람은 반연이 아니더라도 설계 파트에 합격하는건 어려울까요? 반연공기에 석사 비율은 어느정도가 되는지도 궁금합니다.
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