[내용] 실무자는 설계사로부터 RTL(Register Transfer Level) 디자인을 합성(Synthesis)한 결과물인 gate level netlist를 전달받습니다. 실무에서는 각각의 gate를 cell이라고 부릅니다. gate level netlist를 이해하고 각 cell의 특성을 파악하는 것이 중요합니다.

[과제] 아래 내용이 반드시 포함되도록 해주세요. Word 형식으로 3page 이내로, 보고서 형식으로 간단하게 작성해주세요.

1) 다음 슬라이드의 logic, Code1, Code2 예시를 바탕으로 RTL과 gate level netlist 구조의 차이점 비교

2) cell의 종류를 RVT(Regular Voltage Threshold), LVT(Low Voltage Threshold)로 구분하여 cell speed, leakage, drive strength 등의 측면에서 특성 분석

3) cell size가 logic에 어떤 영향을 미치는지 (각각 logical, physical 측면에서 고려 )

[참고 내용]

- Google 검색을 통해 RVT, LVT 관련 자료를 찾아보시면 과제 수행에 도움이 됩니다. HVT, SLVT, USLVT 등 세부적으로 나누어지지만, 본 과제에서는 RVT와 LVT의 간단한 특성 비교를 통해 기초 지식을 얻는 것을 목표로 합니다.

[내용] timing violation은 크게 setup timing violation, hold timing violation으로 나누어집니다. 3, 4주차 과제로 직접 ECO를 해보시기에 앞서 timing violation에 대해 조사하여 작성해주세요. timing violation fix가 ECO의 핵심이기 때문에 3, 4주차 과제에 기초가 될 것입니다.

[과제] 아래 내용이 반드시 포함되도록 하여 Word 형식으로 4page 이내로, 보고서 형식으로 작성해주세요. 필요 시 그림을 첨부해주세요.

1) setup time, hold time의 정의를 그림과 함께 작성

2) setup timing violation, hold timing violation이 발생하는 이유와 fix 해야 하는 이유

3) setup timing violation, hold timing violation을 fix 하기 위한 방법을 각각 3가지 이상

[참고 내용]

- Google에서 ‘Static Timing Analysis’ 관련 내용으로 검색해보시는 것을 권합니다.

- 과제 3번 항목은 1주차 과제를 통해 학습하신 내용을 바탕으로 생각해보시는 것이 도움이 됩니다.

[내용] register to register path를 R2R path라고 합니다. R2R path에서 timing violation 발생 시 일반적으로 clock path를 ECO 하는 clock tuning을 선행합니다. 효과적으로 clock path opt 하는 ECO 방향을 작성해주세요. 멘티님께서 3주차 과제에서 진행하신 ECO를 통해 발생 가능한 side effect가 있을지 생각해보시고 과제에 같이 작성해주세요.

[과제] 다음 슬라이드에 있는 logic과 spec description을 보시고, Timing report와 ECO list form 예시를 참고하시어 과제를 진행해주세요. 아래 내용을 반드시 포함하여 PPT로 작성해주세요. 분량 제한 없습니다.

1) design에 존재하는 모든 R2R path의 Startpoint, Endpoint list

2) 현재 발생하는 setup timing violation, hold timing  violation을 총 3개 찾기

3) clock path opt 시 유의할 사항이 있다면?

4) 2번에서 찾은 timing violation path에 대하여 clock path ECO 진행 방법과 근거

5) 직접 ECO한 내용의 결과를 예측해보기

[참고 내용]

- 3주차부터 4주차 과제에서는 실무에서의 일반적인 순서를 따르는 ECO를 합니다. 멘티님께서 제출해주신 과제에 4주차까지 ECO 내용을 계속 추가하여 캠프를 진행할 예정이오니 참고 부탁드립니다. 

[내용] R2R path에서 timing violation 발생 시 clock path를 ECO 한 후에 data path를 ECO 합니다.

3주차 과제에서 clock path ECO 하신 결과에 이어서, 각 timing violation을 fix 하기 위한 data path ECO 방안을 작성해주세요. 멘티님께서 4주차에 진행하신 ECO를 통해 발생 가능한 side effect가 있을지 생각해보시고 과제에 같이 작성해주세요.

[과제] 아래 내용을 반드시 포함하여, 3주차 과제 제출해주신 PPT에 덧붙여서 작성해주세요. 분량 제한 없습니다.

1) 현재 발생하는 setup timing violation, hold timing violation을 총 3개 찾기

2) data path opt 시 유의할 사항이 있다면?

3) setup timing violation, hold timing violation이 존재하는 path에 대하여 data path ECO 진행 방법과 근거

5) 직접 ECO한 내용의 결과를 예측해보기

[참고 내용]

-지금까지 배운 내용들을 복습 및 공유하는 시간을 가지려고 합니다. ECO시 잘 이해가 안되셨거나 더 궁금한 사항이 있으시면 오픈 카톡방에서 의견을 나누는 시간을 가지면 좋겠습니다.