Q. 2나노, 3나노 공정 실제 크기

답변 2

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  프로답변러YTN

  코부사장 ∙ 채택률 86%

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  멘티님 2나노, 3나노 공정의 '나노미터'는 실제 패턴 선폭이 아니라 기술 세대 명칭이며, 실제 트랜지스터 게이트 길이는 2나노 공정에서 약 0.6~0.7나노미터, 3나노 공정은 약 0.8~0.9나노미터 수준에 머뭅니다. 실리콘 웨이퍼 칩 전체 크기는 제품 설계와 집적도에 따라 수십 mm²에서 300mm² 이상으로 다양하지만, 공정 명칭은 칩 사이즈와 직접적 관련이 없습니다. '2나노'라 하면 파운드리 업체별 표준이 다르며, 주요 파운드리들은 공정을 최대한 작게 만든다는 의미에서 세대 구분용으로 사용합니다. 즉, 실제 회로 선폭은 공정명보다 훨씬 작거나 크고 마케팅적 용어임이 맞습니다. 채택부탁드리며 파이팅입니다!

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• 쿠

  쿠아우어더라이징스타

  코사원 ∙ 채택률 0%

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  넵 말씀하신대로 실제 선폭 크기가 아니며, 금속 피치, 핀 피치, 집적도 같은 핵심 파라미터를 종합했을 때, 2nm급 효과를 보유한다는 의미라고 보시면 좋을 것 같습니다. 실제로 선폭은 10nm 전후 수준으로 알려져 있습니다. 그리고 칩이라고 하는게 트랜지스터 개별 소자 크기를 말하시는걸까요? 일반적으로 칩 크기라고 하는 건, 소자들이 집적된 전체 다이 면적을 지칭하는데, 그 경우 모바일 AP는 100mm2, GPU는 500mm2 정도가 되겠네요.

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  반도체

  설계팀

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