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지원자님 질문 수준을 보면 HBM이랑 TSV 공정 구조를 꽤 깊이 있게 공부하고 계신 것 같습니다~ 공정기술 직무 준비 관점에서도 아주 좋은 포인트를 짚으셨어요! 하나씩 흐름으로 정리해서 설명드리겠습니다!
먼저 HBM 양산에서 via-middle 방식이 실제로 가장 널리 쓰이느냐에 대한 부분인데, 결론부터 말씀드리면 맞습니다! 현재 HBM용 TSV는 대량 양산 기준으로 via-middle 기반 플로우가 사실상 표준에 가깝게 자리 잡았습니다~ 연구 단계에서는 via-first, via-last도 존재하지만, 실제 양산성과 수율, 공정 융합성 측면에서 via-middle이 가장 균형이 좋기 때문입니다!
왜 via-middle이 선택되었는지를 이해하려면 세 가지 방식을 공정 흐름 관점에서 보면 깔끔합니다~
via-first는 트랜지스터 형성 전에 TSV를 먼저 만드는 방식인데, TSV 구멍이 깊고 크기 때문에 이후 FEOL 고온 공정(확산, 활성화, 열처리 등)에 노출되면서 스트레스, 변형, 금속 신뢰성 문제가 생기기 쉽습니다~ 소자 특성 영향도 있어서 로직에는 거의 안 쓰이고, 메모리에서도 양산 적용성이 떨어졌습니다!
via-last는 BEOL 배선까지 다 끝낸 뒤 TSV를 뚫는 방식인데, 공정 통합은 쉽지만 단점이 큽니다~ 이미 완성된 배선 위에 deep etch를 해야 해서 정렬 난이도, 손상 리스크, 식각 균일도, 재배선 부담이 커집니다! 그리고 웨이퍼 thinning 이후 backside에서 접근해야 해서 장비/정렬 난이도도 높습니다~
반면 via-middle은 트랜지스터 형성은 끝낸 뒤, 금속 배선(BEOL) 본격 시작 전에 TSV를 형성합니다~ 그래서 소자에는 열 영향을 덜 주고, 이후 배선과 TSV를 같이 설계·연결할 수 있어서 레이아웃/저항/신뢰성 최적화가 쉽습니다! 공정 온도 예산, 스트레스, 정렬, 수율 측면에서 가장 현실적인 타협점이라 양산 표준이 된 것입니다~
TSV 공법이 후공정이라고 알려진 이유는 “패키징 관점”에서 보기 때문입니다~ 칩을 적층하고 인터커넥트한다는 개념 때문에 패키지 기술로 분류되는 경우가 많습니다! 하지만 웨이퍼 레벨에서 TSV를 언제 만드느냐로 보면 via-middle은 명확히 FEOL과 BEOL 사이, 즉 전공정 라인 안에서 수행됩니다~ 그래서 조직 구분에 따라 전공정으로 분류되기도 하고, 선단 패키지 공정으로 분류되기도 합니다~ 회사마다 조직 체계가 조금 다릅니다!
그럼 공정기술 직무가 TSV 형성 업무를 맡느냐가 마지막 핵심인데, 이것도 “어느 조직에 배치되느냐”에 따라 달라집니다~ 메모리 사업부 내 TSV/HBM 전용 라인이나 3D integration 라인에 배치되면, 공정기술 엔지니어가 실제로 TSV 식각, 절연막 형성, 배리어/시드 증착, Cu fill, CMP, void 불량, stress 이슈, via reveal 이후 신뢰성까지 직접 다룹니다! 반대로 패키지 조직(TSV-interposer-stack 공정 쪽)이면 패키지 공정기술에서 담당하기도 합니다~
면접에서는 이렇게 정리해서 말하시면 좋습니다~ via-middle은 소자 열영향 최소화와 배선 통합 설계가 가능해 양산 수율과 신뢰성 측면에서 최적이라 선택되었다, TSV는 패키지 기술로 분류되지만 실제 형성 스텝은 웨이퍼 전공정 라인에 포함된다, 그래서 공정기술 직무에서도 충분히 담당 가능하다 이런 식으로요!
지원자님 지금 공부 방향 아주 좋습니다~ 이런 질문을 할 수 있는 수준이면 면접에서도 기술 질문 대응력이 꽤 높게 나옵니다! 계속 이렇게 구조적으로 정리하면서 준비하시면 됩니다~
도움이 되셨다면 채택 부탁드려요~ 응원합니다~!
