전공 · 삼성전자 / 공정설계

Q. 반도체 문턱전압 산포 관련 질문 드립니다.

학부 때 2cm*2cm wafer를 통해 TFT를 만든 경험이 있습니다. Gate oxide로는 Al₂O₃를 사용했으며, sol-gel 공정을 기반으로 spin coating 방식으로 증착했습니다. 이때 웨이퍼 중심부에 위치한 소자들에 비해, edge(가장자리) 영역의 소자에서 문턱전압이 평균적으로 약 0.4 V 더 크게 측정되는 현상을 확인했습니다. 이에 대한 분석을 Gate Oxide가 spin coating 시에 웨이퍼 가장자리에서는 용액이 상대적으로 두껍게 쌓이는 edge bead 현상 때문이라고 분석했습니다. 이때 질문이 있습니다. 1. 먼저, 저의 분석이 타당한지가 궁금합니다. 2. 2 cm × 2 cm와 같은 소형 웨이퍼에서도 edge bead 현상이 유의미하게 발생하는지가 궁금합니다. 3.이러한 두께 비균일성이 문턱전압 약 0.4 V 수준의 차이를 유발했다고 보는 해석이 타당한지가 궁금합니다. 현직자분들께서 팩트 검증해주셨으면 좋겠습니다!