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Q. 3D NAND FLASH 적층 공정에서 depo에 대한 질문입니다.(삼성전자와 관련이 깊습니다)

3d 낸드 공정은 Depo (SiO2 -> Si3N4 ) -> CMP 백 수십번 반복하다가 RIE로 홀을 뚫는 방식 인데 삼성은 single stack 으로 128단 양산을 하다가 double stack으로 256단 양산에다가 3D 낸드 체적을 축소할 거라고 합니다. 여기서 3d 낸드 체적을 축소한다는건 SiO2, Si3N4의 두께를 줄인다고도 봐야하는건가요? 그리고 deposition은 film의 두께가 얇으면 공정이 더 어려워지는 건가요?