취업 · 삼성전자 / 반도체설계

Q. 시스템반도체 질문

아화요

ASIC Flow를 공부하면서 질문이 있는데 1. RTL을 Design compiler로 합성하기전에 SDC를 먹이는데 합성전 SDC와 합성후 SDC는 다른가요? 2. 합성과정중 Translate에서 GTECH으로 변환하는데 이 이유가 logic level optimization이 GTECH netlist에서만 가능해서 그런건가요? 3. 합성후 DFT까지 완료한 뒤 진행하는 Pre-sim의 정확한 내용이 궁금합니다. 4. 실무자들이 사용하는 setup hold time violation 개념이 궁금합니다.


2024.03.01

 
 
 
 
 
 
 
 
 
 
 

함께 읽은 질문

  • Q.
    Lorem ipsum dolor sit amet, consectet
     
     

  • Q.
    Lorem ipsum dolor sit amet, consectet
     
     

  • Q.
    Lorem ipsum dolor sit amet, consectet
     
     

궁금증이 남았나요?
빠르게 질문하세요.