자소서 · 삼성전자 / 공정설계
Q. 안녕하세요 삼성전자 Foundry 사업부 초미세공정 양산화 관련해서 질문이 있습니다.
제가 삼성전자 Foundry 사업부 공정기술을 지원하였습니다. 자기소개서에 입사후 포부로 3nm GAA 공정수율 70% 달성을 제목으로 쓰고 이 목적을 달성하기 위한 최 고의 공정기술엔지니어가 목표라 적었는데 너무 현실성이 떨어지고 거창한 포부일까요..? 혹시나 수정한다면 안정된 수율확보로 시장점유율 30%달성에 기여하겠다 이런식으로 좀 더 현실적인게 나을까요? 현재 5nm 공정 수율이 50%미만대이며 GAA FET기술로 3nm양산화에 성공하여 기술초격차를 이뤄내는 것이 Foundry 사업부의 목표로 알고 있는데 수율 70%달성은 너무 현실성 떨어지 는 포부일까요? 해당 포부에 대한 비판과 현재 기술상황에 대해 현직자 관점에서 알려주시면 정말 큰 도움이 될 것 같습니다 답변 주시면 감사하겠습니다!!
2021.10.21
답변 3
- mmasteric삼성전자코부사장 ∙ 채택률 76% ∙일치회사
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안정된 수율 확보로 시장점유율 30%가 나아보입니다. 너무 동떨어진 내용을 하면 질문들어오거나 대안을 제시해야하는거 아니냐 이럴 수 있습니다. 도움 되었다면 채택 부탁합니다.
- llIIIIl삼성전자코사장 ∙ 채택률 79% ∙일치회사
채택된 답변
면접이라 생각하고 몇가지 질문을 드리고 싶습니다 1. 현재 5나노 공정의 수율이 50% 미만이라는 정보는 정확한가요? 2. 지원자분은 수율의 정의를 정확히 알고 있나요? 수율을 예측하는 모델링에 대해서 설명 해보세요 3. 3나노 공정의 수율을 70%로 잡은 이유와 근거는 뭔가요? 4. 공정기술 엔지니어가 수율 향상에 기여할 수 있는 점은 무엇이 잇나요?
- 파파일드삼성전자코이사 ∙ 채택률 71% ∙일치회사
안녕하세요. 죄송하지만, 두 질문 모두 현실성이 떨어지는 답변 같습니다 ㅠㅠ
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Q. 취업스펙 질문
안녕하세요! 2026년 상반기에 지원 예정인 전자공학과 학생입니다. 현재 공정 설계 직무를 1순위로 희망하고 있으며, 이외에 장비사에도 지원하고 싶어서 현재 설비 교육도 수강중입니다. 다름이 아니라 제가 인턴 경험을 하지 못하고 졸업을 할 예정인데, 서류에서 떨어질 것 같아서 너무 걱정입니다. 지금이라도 어떤 부분을 보완하면 좋을지 객관적인 평가 해주시면 감사하겠습니다. 학점 4.1/ 4.35(전공) OPIC AL 교육 수료증, 프로젝트 SOI NMOS 공정실습,TCAD를 활용한 성능 최적화 CMOS 공정 실습 하이닉스 반도체 공정 이해 수료증 반도체 전공정, 후공정 이론 교육 수료증 소자 특성 분석 교육 수료증 하계 반도체 공정 실습 수료증 최신 반도체 기술 강좌 수료증 AMAT 현장실습 코미코 현장실습 반도체 공정/설비 데이터 분석 수료증 반도체 장비 설계 수료증 미국 반도체 사업 연수 spotfire 활용 데이터 분석 수료증 반도체 장비 엔지니어 직무 부트캠프(코멘토)
Q. 공정설계 직무 스펙
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Q. 반도체 문턱전압 산포 관련 질문 드립니다.
학부 때 2cm*2cm wafer를 통해 TFT를 만든 경험이 있습니다. Gate oxide로는 Al₂O₃를 사용했으며, sol-gel 공정을 기반으로 spin coating 방식으로 증착했습니다. 이때 웨이퍼 중심부에 위치한 소자들에 비해, edge(가장자리) 영역의 소자에서 문턱전압이 평균적으로 약 0.4 V 더 크게 측정되는 현상을 확인했습니다. 이에 대한 분석을 Gate Oxide가 spin coating 시에 웨이퍼 가장자리에서는 용액이 상대적으로 두껍게 쌓이는 edge bead 현상 때문이라고 분석했습니다. 이때 질문이 있습니다. 1. 먼저, 저의 분석이 타당한지가 궁금합니다. 2. 2 cm × 2 cm와 같은 소형 웨이퍼에서도 edge bead 현상이 유의미하게 발생하는지가 궁금합니다. 3.이러한 두께 비균일성이 문턱전압 약 0.4 V 수준의 차이를 유발했다고 보는 해석이 타당한지가 궁금합니다. 현직자분들께서 팩트 검증해주셨으면 좋겠습니다!
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