스펙 · 삼성전자 / 공정설계
Q. 8대 공정 관련 책 추천 및 질문드립니다.
현재 삼성전자 메모리 또는 파운드리 공정개발 지원할 예정인 전기전자공학부 학생입니다! 제가 궁금한 것은 공정개발에 지원하기 위해선 8대 공정 공부가 필수인가요? 만약 꼭 필요하다면 학교에서 8대공정에 대해 제대로 배우지 못해서 전공책을 통해 공부해보고 싶은데 추천해실만한 책이 있나요?
2020.02.11
답변 4
- 아아톰 (atom)신우이엔지코이사 ∙ 채택률 81%
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반도체 8대 공정이란, 말 그대로 반도체가 웨이퍼부터 소자까지 거치는 프로세스를 말하며 기본적으로 공부해 두셔야 합니다. # 반도체 8대 공정 : 웨이퍼 - 산화공정 - 포토공정 - 식각공정 - 박막공정 - 금속배선공정 - EDS - 패키징 반도체 분야 취업을 준비하시는 분들이라면 이들 각 공정에 대한 특징, 또는 공정설비에 대한 개념을 이해해야 합니다. 더 세부적으로는 ETCH - CLEAN - IMP - DIFF - CVD - CMP - METAL - PHOTO 를 하나하나 검색 및 공부하시기 바랍니다. 아래 사이트 보시고 간단한 원리부터 공부해 보세요. https://it-author.com/semiconductor-process/
- 각각티슈에어부산코사장 ∙ 채택률 82%
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국비교육을 받으실 수 있으면 국비교육을 받는 것이 제일 좋습니다. 아니면 인강도 많이 있으니 인강을 들으시는게 더 좋아보입니다. 책으로 혼자공부했다는 아무래도 증명이 어려운 부분이 있습니다.
- 삼삼성전자 멘토삼성전자코전무 ∙ 채택률 87% ∙일치회사
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8대 공정에 대한 학습과 이해는 기본입니다. 전공 수준은 아니더라도 유튜브 강의나 8대 공정 정리해놓은 자료는 굉장히 많으니 참고 바랍니다.
- llIIIIl삼성전자코사장 ∙ 채택률 79% ∙일치회사
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공정개발에 지원하는데 8대 공정을 모르고 온다는건 말이되지 않습니다. 가장 기본중에 기본이기 때문입니다. 개인적으로 "VLSI 공정기술"이란 교재가 설명이 자세히 되어 있어서 읽어 볼만합니다. 요즘엔 유튜브에도 영상이 많으니 찾아보시면 도움이 됩니다.
함께 읽은 질문
Q. [파운드리사업부 DTCO역량]
안녕하십니까 선배님들 제가 DART 사이트에서 삼성전자DS 연구개발 부문 전년도 실적표를 분석했는데 2나노 GAA 공정의 수율 상승의 핵심이 DTCO(설계 공정 동시 최적화)라는 것이라는 것을 보았습니다. 그런데 DTCO를 펩리스 회사와 파운드리가 어떻게 하는지 궁금합니다. 다른 회사인데 동시 최적화를 한다는게 비현직자 입장에서 잘 와닿지는 않는거 같습니다. DTCO방식을 현업에서 어떻게 진행되는지 궁금합니다 !
Q. 사업부 및 공정 관련 직무 고민
안녕하세요 이번에 졸업 예정인 석사 과정생입니다. 원래 삼성전자 메모리 공정설계 직무에 지원을 할 예정이었으나 이번에 채용을 하지 않아서, 어떤 사업부, 어떤 직무로 지원을 할지 고민입니다. 저는 차세대 메모리 반도체 관련 연구를 수행했고, 이 경험을 살려서 자소서를 작성 할 예정입니다. 특히 반도체 연구소 팀과 산학연계 프로젝트를 진행 중입니다. 1. 이러한 상황에서 메모리 사업부나 반연 공정기술 직무를 선택하는 것이 취업에 더 유리한 선택인지, 아니면 비록 연구 주제는 관련이 크게 없지만, 선호 직무가 같은 파운드리 공정설계를 선택하는 것이 좋은 선택일지 궁금합니다. 2. 공정 기술 직무는 무조건 교대 근무를 진행한다고 알고 있는데, 반도체 연구소에서도 교대 근무를 하는건지, 그리고 파운드리 공정 설계 직무의 일의 강도에 대해 알고 싶습니다. 3. 공정 기술 직무를 선택했을 때의 커리어에 대해 궁금합니다.(이직 또는 공정 설계 직무로 이동이 가능한지) 감사합니다.
Q. 반도체 문턱전압 산포 관련 질문 드립니다.
학부 때 2cm*2cm wafer를 통해 TFT를 만든 경험이 있습니다. Gate oxide로는 Al₂O₃를 사용했으며, sol-gel 공정을 기반으로 spin coating 방식으로 증착했습니다. 이때 웨이퍼 중심부에 위치한 소자들에 비해, edge(가장자리) 영역의 소자에서 문턱전압이 평균적으로 약 0.4 V 더 크게 측정되는 현상을 확인했습니다. 이에 대한 분석을 Gate Oxide가 spin coating 시에 웨이퍼 가장자리에서는 용액이 상대적으로 두껍게 쌓이는 edge bead 현상 때문이라고 분석했습니다. 이때 질문이 있습니다. 1. 먼저, 저의 분석이 타당한지가 궁금합니다. 2. 2 cm × 2 cm와 같은 소형 웨이퍼에서도 edge bead 현상이 유의미하게 발생하는지가 궁금합니다. 3.이러한 두께 비균일성이 문턱전압 약 0.4 V 수준의 차이를 유발했다고 보는 해석이 타당한지가 궁금합니다. 현직자분들께서 팩트 검증해주셨으면 좋겠습니다!
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