취업 · 삼성전자 / 공정설계
Q. lift off 로 패턴을 형성하는 과정에서 문제
glass 기판에 negative PR을 사용해 lift off 방법으로 ITO Gate를 형성하고자 했습니다. 증착은 sputter로 증착을 했고 이후 IPA 용액과 아세트산에 각 10분씩 sonicator로 wet cleaning을 진행하는 과정에서 ITO가 모두 날라가버리는 문제가 발생했었습니다.제 생각으로는 under cut이 발생하는 과정에서 lift off 하려는 pr 벽면에도 ITO가 증착되고 Gate pattern을 형성하려는 ITO와 연결되면서 위와 같은 문제가 발생한다고 생각되는데 어떻게 생각하시는지 궁금합니다.
2024.05.13
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- NNICK.KIM삼성전자코이사 ∙ 채택률 80% ∙일치회사직무
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안녕하세요 답변드립니다. 여러가지 근거가 있겠지만, adhesion이 SUB 대비 PR 에서 더 유리한경우, ITO DEPO가 잘 되지않을수 있습니다. 또는 패터닝이 충분히 Develop이 안되서, PR이 잔여해있는경우도 ITO가 PR 위에 덮이면서 PR 제거시 동시에 제거 될 수 있다고 생각됩니다.
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마마곡동나그네작성자2024.05.13
소중한 답변 감사드립니다 멘토님
- PPOK01삼성전자코사원 ∙ 채택률 100% ∙일치회사
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연구실있었을때 비슷한 현상에 대해 기억해보면 다음과 같지 않을까 예상합니다. 1. 애초에 노광이 재대로 안됬다 (PR 다 날라감) 2. Glass 기판에 실험해본적은 없지만 기판 특성상 ITO 와 결합력이 떨어져서 ITO가 잘안붙는다. 둘중 하나이지 않을까 생각 듭니다. PR이 두껍기 때문에 의견주신 ITO 끼리 붙어서 재대로 증착된 ITO 까지 끌어 당기지는 않을거 같네요. (Gate 면적도 높이에 비하면 클태니)
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마마곡동나그네작성자2024.05.09
멘토님, 안녕하세요! 궁금한 사항이 있습니다. 먼저 OM으로 확인을 한 결과 PR 패턴에는 문제가 없었습니다. 그렇다면 기판과 ITO 간 adhesion이 좋지 않아서 발생한 문제라고 생각되는데요. 그럼 이 경우 adhesion layer로 Cr을 증착하나요? 또 다른 방법으로는 NPR로 lift off 방법이 아닌 PPR로 노광하는게 해결방법이 될 수 있는지 여쭤보고 싶습니다.
- EESPP어플라이드 머티어리얼즈 코리아코과장 ∙ 채택률 73%
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안녕하세요, 멘티님. 고민이 많으실 것 같습니다. 저는 석사과정 때 투명전극 연구를 하면서 ITO 물질을 증착해본 경험이 있는데, 멘티님과 비슷한 경험을 했던 것 같아 짧은 지식이지만 답변드려보고자 합니다. 디스플레이용 소자 연구였기 때문에 투명한 glass 기판에 ITO를 증착했었습니다. PR 프로파일 상 negative PR 이용했었고 sonication 방법도 멘티님과 유사하게 진행했습니다만. 스퍼터로 증착했을 때 멘티님과 같은 박리현상이 발생해서 e-beam evaporator를 사용해서 증착한 결과 리프트오프에 성공할 수 있었습니다. 이러한 현상은 PVD인 스퍼터, 이빔의 증착 프로파일이 다르기 때문이라고 생각합니다. 스퍼터는 타겟에서 떨어져나온 물질이 파편처럼 튀어 무작위성을 가지지만, 이빔은 증발된 소스가 증기형태로 웨이퍼에 달라붙어 응축되는 현상을 이용한 것이기 때문에 스퍼터에 비해 수직적인 증착이 가능합니다. 따라서, 스퍼터의 단차피복성으로 인해 이전 공정에서 형성한 PR 패턴에 전체적으로 ITO가 증착되어 PR과 함께 박리된게 아닐까 싶습니다. 이상입니다! 좋은 하루 되세요~
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마마곡동나그네작성자2024.05.09
멘토님 소중한 답변 정말 감사합니다!!
- NNICK.KIM삼성전자코이사 ∙ 채택률 80% ∙일치회사직무
안녕하세요 답변드립니다. 여러가지 근거가 있겠지만, adhesion이 SUB 대비 PR 에서 더 유리한경우, ITO DEPO가 잘 되지않을수 있습니다. 또는 패터닝이 충분히 Develop이 안되서, PR이 잔여해있는경우도 ITO가 PR 위에 덮이면서 PR 제거시 동시에 제거 될 수 있다고 생각됩니다.
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Q. 지금까지 한 활동들이 Etching/Deposition FSE에 도움이 될까요?
안녕하세요. 현재 전자공학과 3학년에 재학 중입니다. 지금까지 SPTA 패터닝 공정 실습, 오실로스코프 기반 범용 BJT&MOSFET I-V Curve Tracer, DRAM Noise 제거 High CMRR 실제 구현을 완료했습니다. 현재 저가형 증착기 설계 및 개발 프로젝트, 싱글칵테일 전구체를 활용한 IGO ALD 증착에 관해 DFT 시뮬레이션 및 분석 연구를 진행하고 있습니다. 내년 캡스톤으로는 RF Power Monitoring 시스템을 설계 및 구현할 예정입니다. 저는 FSE 직무로 가고싶지만 연구 주제를 DFT 시뮬레이션을 받았습니다. 이를 FSE 직무와 연관 지을 수 있는지, 앞으로 어떤 활동을 추가하면 좋을지 조언해주신다면 정말 감사하겠습니다. 또한 어떤 직무를 같이 준비하면 좋은지도 알려주신다면 감사하겠습니다. 영어 회화는 매일 공부하며 외국인 친구들과 프리토킹은 가능합니다.
Q. 제 경험이 공정설계에 적합한가요?
안녕하세요. 저는 지거국 전자공학부 재학 중이며 4학년에 학점은 3.6입니다. 반도체 공정설계 직무 혹은 공정기술 직무를 검토하고 있어 현업자 관점의 조언을 구하고 싶습니다. DP/센서 연구실에서 석사 연구생의 프로젝트를 보조하며 Photo, Etching, 전극 절연 검증, 나노섬유 Transfer, 스퍼터링 증착 등 소자 제작 공정 및 데이터 분석을 경험했습니다. 특히 Photo Mask 제작과 어레이 센서 측정을 위한 Arduino 기반 측정 시스템 제작을 담당하여 프로젝트를 진행했습니다. 논문 게재까지 이어지지는 않았지만, 공정 조건·소자 구조·전기적 측정 결과의 연결을 배웠습니다. 이 경험이 공정설계 직무에 어필 가능한지, 혹은 공정기술·평가분석·패키지개발 쪽에 더 가까운지 궁금합니다. 공정설계 지원 시 강조할 부분과 보완할 역량도 조언해주시면 감사하겠습니다!
Q. HARC 식각 공정
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