Q. 안녕하십니까 3D DRAM 관련해서 현직자의 의견을 듣고싶은 부분이 있어서 질문드립니다.

답변 4

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  합격 메이트삼성전자

  코부사장 ∙ 채택률 79%

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  채택된 답변

  멘티님. 안녕하세요. ​3D DRAM HCT 방식에서 적층 수가 늘어날수록 수율이 떨어지는 가장 큰 원인은 높은 종횡비 구조에 따른 식각 및 증착 공정의 난이도 증가입니다. 40층 이상 수평 적층 시 하부까지 균일한 홀을 뚫는 식각 한계와 깊은 패턴 내부에 물질을 균일하게 채우는 atomic layer deposition 공정 특성의 불안정이 커집니다. ​또한 다층 구조 적층 시 발생하는 기계적 스트레스와 열 팽창으로 인한 웨이퍼 휨 현상이 노광 공정의 정밀도를 저해하여 수율을 크게 낮춥니다. 여기에 셀 단위 간격이 극도로 좁아지며 원치 않는 전류 누설 및 기식 용량 제어가 어려운 점도 양산 걸림돌로 작용합니다. 경진대회에서는 식각 균일도 개선, 응력 제어 Thin Film 기술, 누설 전류 방지용 절연체 적용 이슈를 핵심으로 풀어내시면 깊이 있는 제안이 됩니다. ​응원하겠습니다.

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• P

  PRO액티브현대트랜시스

  코전무 ∙ 채택률 100%

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  3D DRAM HCT 구조가 아직 상용화 단계까지 가지 못하는 가장 큰 이유는 단순히 특정 한 가지 공정이 어렵기 때문이라기보다, 기존 2D DRAM과 완전히 다른 구조에서 발생하는 공정 난이도와 소자 균일도 문제 때문입니다. 3D 구조에서는 수십 개 이상의 셀을 수직 방향으로 적층해야 하기 때문에 층수가 증가할수록 공정 변동이 누적되고 수율 확보가 어려워집니다. HCT 방식에서 가장 큰 난제로 꼽히는 부분 중 하나는 고종횡비 구조 형성입니다. 수십 층의 채널과 절연막을 형성하려면 매우 깊고 균일한 식각이 필요합니다. 특히 식각 깊이가 증가하면 상부와 하부에서 식각 속도 차이가 발생하는 식각 불균일 문제가 생길 수 있습니다. 이는 각 층의 채널 길이와 전기적 특성 차이로 이어져 셀 간 성능 편차를 증가시키고 불량률을 높이는 원인이 됩니다. 또 다른 문제는 박막 증착과 계면 품질 관리입니다. 3D DRAM은 여러 층의 게이트 절연막, 채널 물질, 전극 등을 반복적으로 형성해야 합니다. 이 과정에서 막 두께 균일도나 계면 결함이 조금만 발생해도 특정 층의 트랜지스터 특성이 달라질 수 있습니다. 특히 DRAM은 미세한 전하 저장 차이를 읽어야 하기 때문에 누설 전류 증가나 문턱전압 변화가 수율에 큰 영향을 줍니다. 층간 정렬 문제도 중요한 요소입니다. 40층 이상의 구조에서는 각 층이 정확한 위치에 형성되어야 하는데, 공정 중 발생하는 미세한 오차가 누적되면 채널 연결 불량이나 배선 저항 증가로 이어질 수 있습니다. 현재 NAND 플래시는 수백 층 적층 기술이 발전했지만, DRAM은 NAND와 달리 빠른 동작 속도와 낮은 누설 특성이 필요하기 때문에 더 높은 수준의 균일성과 정밀도가 요구됩니다. 가격 측면에서도 문제가 있습니다. 3D DRAM은 기존 2D DRAM 대비 공정 수가 증가하고 새로운 장비와 소재 투자가 필요합니다. 초기 양산에서는 낮은 수율 때문에 웨이퍼당 정상 동작하는 칩 개수가 줄어들어 원가 경쟁력이 떨어질 가능성이 높습니다. 결국 기술적으로 만들 수 있느냐보다 기존 DRAM 대비 경제성이 있느냐가 중요한 문제입니다. 정리하면 HCT 방식의 수율 저하 주요 원인은 특정 한 공정보다는 고층 적층에서 발생하는 식각 균일도, 박막 증착 품질, 계면 결함, 층간 정렬 오차가 복합적으로 작용하기 때문입니다. 특히 DRAM은 NAND보다 소자 특성 요구 수준이 높기 때문에 단순히 높게 쌓는 것보다 각 층의 전기적 특성을 동일하게 유지하는 것이 핵심 과제입니다. 경진대회에서는 "40층 이상 적층 자체가 어렵다"라고 설명하기보다는 "적층 수 증가에 따른 공정 변동 누적과 소자 균일도 확보 문제가 수율 저하의 핵심 원인"이라고 접근하면 반도체 양산 관점에서 더 설득력 있는 설명이 될 것입니다.

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• R

  Reminisen5SK하이닉스

  코차장 ∙ 채택률 45% ∙

  회사

  일치

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  안녕하십니까? 현재 sk하이닉스에 재직중인 reminiscence입니다. 적층 기술이 어렵죠. nand를 쌓는 거도 많은 시행착오가 있었는데, dram을 쌓는 것도 마찬가지로 시행착오를 겪고있다고 보면 될 것 같습니다. 또한, 적층시 수율도 떨어지는건 당연하고요 도움이 되셨다면 채택 부탁드립니다.

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  안경공대남SK하이닉스

  코부사장 ∙ 채택률 65% ∙

  회사

  일치

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  현재 공개된 연구 결과를 보면 HCT(Horizontal Channel Transistor) 기반 3D DRAM은 단순히 ‘한 공정 하나가 어려워서’ 수율이 낮은 것이 아니라 여러 공정 오차가 누적되면서 수율이 떨어지는 것이 더 큰 원인입니다. 대표적으로는 고종횡비(High Aspect Ratio) 식각, 층간 정렬(Overlay) 오차, 채널 및 게이트 형성의 균일도, 층별 변동성(Variation) 등이 복합적으로 영향을 줍니다. 층 수가 많아질수록 작은 오차도 누적되어 불량 셀이 증가하기 때문에 수율 확보가 쉽지 않습니다. 또한 40층 이상을 적층하면 공정 시간이 길어지고 마스크 공정도 증가하여 제조 비용이 크게 상승합니다. 따라서 현재는 단순히 제조가 가능하다는 것보다 균일한 전기적 특성과 높은 수율을 확보하면서 대량 양산하는 것이 가장 큰 과제라고 볼 수 있습니다. 질문에서 언급한 약 56% 수율은 특정 연구나 시뮬레이션 결과일 가능성이 높으며, 실제 업체들의 내부 양산 수율은 공개되지 않습니다. 따라서 수율 수치를 일반화하기보다는 “현재 HCT 기반 3D DRAM은 공정 복잡성과 누적 오차로 인해 양산 수율 확보가 가장 큰 난제로 평가된다” 정도로 이해하는 것이 적절합니다.

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