안녕하세요, 회로설계 멘토 삼코치 입니다:)
질문자분께서 매우 정확하고 실무적인 포인트를 짚어주셨습니다. HBM 설계와 관련해 SK하이닉스, TSMC, 그리고 회로 설계자의 역할 분담이 어떻게 이루어지는지 궁금하신 부분을 차례로 설명드리겠습니다.
먼저, HBM(High Bandwidth Memory)은 크게 ‘DRAM die’들과 ‘베이스 다이(base die)’로 구성되어 있습니다. 일반적인 DRAM die는 하이닉스 내부에서 설계 및 제조를 모두 수행하지만, 베이스 다이는 특수한 역할을 하며, 최근에는 TSMC와 같은 파운드리 업체가 제조를 담당하는 구조가 점차 확대되고 있습니다. TSMC는 베이스 다이의 물리적 제조와 TSV 공정, 패키징 인터포저, 실리콘 브릿지와 같은 고급 공정을 전문적으로 수행할 수 있기 때문에, 하이닉스는 TSMC에 제조를 위탁하는 경우가 많습니다.
그렇다고 해서 베이스 다이의 설계까지 TSMC가 하는 것은 아닙니다. 설계 주도권은 SK하이닉스 내부 설계팀에 있으며, 회로 수준에서 아키텍처 구성, IO 설계, 인터페이스 프로토콜, 전원 구성, 테스터블 로직 삽입, 패키지 적합성 등을 모두 하이닉스에서 담당합니다. TSMC는 하이닉스가 설계한 베이스 다이의 **물리 구현(PDK 기반 레이아웃, DRC/LVS, 공정정합성 시뮬레이션 등)**을 지원하고, 최종 mask 제작과 wafer 가공을 맡는 형태입니다. 즉, 설계는 하이닉스, 제조는 TSMC라는 이분화된 구조입니다.
HBM 설계에서 회로설계자가 하는 일은 다음과 같이 세분화됩니다.
DRAM die 내부 회로 설계: 기존 DRAM 구조에서 동작 속도를 높이고 전력 소모를 줄이기 위한 고속 IO 설계, sense amp, row decoder, refresh logic 등을 설계합니다.
베이스 다이 회로 설계: TSV를 통해 상층 die와 통신하는 물리적 회로 경로, 인터페이스 프로토콜 처리 회로, buffer/inverter/driver 설계 등 저지연, 고속 통신을 위한 회로 구성이 핵심입니다.
전력 관리 및 열 관리 설계: 다층 적층 구조로 인해 발생할 수 있는 IR Drop, 열 분산 문제를 줄이기 위해 전원 회로 안정성 및 온도에 따른 파라미터 튜닝이 요구됩니다.
설계-검증 연계 업무: Verilog 기반 동작 시뮬레이션, SPICE 기반 회로 수준 검증, IBIS 모델링 등을 통해 설계한 구조가 실제 공정과 환경에서 원하는 성능을 내는지를 반복적으로 확인합니다.
커스터마이징: 고객사(NVIDIA, AMD 등)의 요구사항에 따라 IO 구성, latency target, ECC 삽입 여부, 인터페이스 최적화 등을 회로 수준에서 조정합니다. 이 과정에서 설계자는 마치 ‘고객 맞춤형 회로’를 짜듯 디테일을 조율하게 됩니다.
요약하자면, SK하이닉스는 HBM의 DRAM die뿐 아니라 베이스 다이 회로 설계도 직접 수행하고 있으며, TSMC는 물리 구현과 제조를 맡는 파트너입니다. 회로설계자는 DRAM 내부 구조 설계뿐만 아니라 베이스 다이 설계까지 포함하여 고속 인터페이스와 신호 무결성을 확보하는 설계 업무를 담당합니다. 특히 HBM은 고속·고밀도·저전력이 핵심인 만큼, 회로설계자가 직접 최적화에 기여할 수 있는 설계 여지가 굉장히 큽니다.
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